6
В.Ф. Жирков, В.А. Мясников
стры К555КП13, КР1533КП13, 74LS298, 74ALS298, 74AC298, 4-раз-
рядные полные двоичные сумматоры К555ИМ6, 74LS283, 74AC283,
на которых реализуются ЭП [1, 3], двоичные сдвигающие регистры
К555ИР8, КР1533ИР8, 74LS164, 74ALS164, 74AC164 отечественных
и зарубежных серий ТТЛШ и КМОП-логики. Функцию ЭП может вы-
полнять 4-разрядный сумматор [1]. При
х
4
= 0 младшие разряды
х
3
х
2
х
1
передаются через сумматор без изменений, при
х
4
= 1 к двоичному
коду числа 0
х
3
х
2
х
1
прибавляется 0101
2
= 5
10.
Интегральные схемы К155ПР6, SN54184, SN74184 выполняют
функции двух объединенных элементарных преобразователей, ре-
ализованы на постоянных запоминающих устройствах и для при-
менения в данной схеме преобразователя в качестве ЭП являются
избыточными.
Более перспективна реализация ППТ в программируемых логи-
ческих интегральных схемах (ПЛИС), например, фирмы Xilinx, что
позволяет обеспечить малую потребляемую мощность и высокое бы-
стродействие. При малых задержках распространения в двоично-де-
сятичном регистре, мультиплексорах и ЭП вполне достижима работа
ПКП при тактовой частоте порядка 100 МГц (
Т
= 10 нс).
В ППТ требуется реализация функций четырех переменных. Для
ППТ можно использовать ПЛИС с архитектурой FPGA Spartan-II, Spar-
tan-3, Virtex-E, Virtex-II, в которых табличные преобразователи (LUT –
Look-Up Tables) имеют четыре входа и могут реализовать функции ал-
гебраической логики (ФАЛ) четырех переменных.
Применение ПЛИС Spartan-6, Virtex-6 для рассматриваемой задачи
нецелесообразно, так как эти схемы содержат шестивходовые LUT, ко-
торые будут использоваться только на 25 %.
При реализации схемы преобразователя в первую очередь был соз-
дан 4-входовой ЭП, при тестировании которого установлено, что мак-
симальная задержка ЭП составляет 6 нс (рис. 3).
Для построения преобразователя многоразрядных целых чисел из
ДДК в ДК было проведено описание следующих функциональных уз-
лов на языке VHDL:
•
мультиплексора, переключающего направление загрузки инфор-
мации в десятичный регистр;
•
десятичного регистра с параллельным вводом и выводом инфор-
мации для промежуточного хранения информации;
•
двоичного сдвигающего регистра, который при каждом такте УУ
сдвигает свое содержимое в сторону младших разрядов.
Для работы предложенной схемы необходимо специальное УУ,
отвечающее определенным требованиям. При поступлении команды
